本实用新型涉及一种基于FPGA的延迟线时差测量装置,包括:时钟输入单元、脉冲信号输入单元、FPGA时差测量单元以及串口通信单元;所述时钟输入单元和所述脉冲信号输入单元均与所述FPGA时差测量单元连接,所述FPGA时差测量单元与所述串口通信单元连接;所述时钟输入单元被配置为提供系统工作时钟;所述脉冲信号输入单元被配置为提供待测信号;所述FPGA时差测量单元被配置为根据所述系统工作时钟和所述待测信号进行高精度时差测量,并将时差测量结果发送给所述串口通信单元;所述串口通信单元被配置输出所述时差测量结果。