1. 一种基于FPGA的延迟线时差测量装置，其特征在于，包括：

时钟输入单元、脉冲信号输入单元、FPGA时差测量单元以及串口通信单元；

所述时钟输入单元和所述脉冲信号输入单元均与所述FPGA时差测量单元连接，所述FPGA时差测量单元与所述串口通信单元连接；

所述时钟输入单元被配置为提供系统工作时钟；

所述脉冲信号输入单元被配置为提供待测信号；

所述FPGA时差测量单元被配置为根据所述系统工作时钟和所述待测信号进行高精度时差测量，并将时差测量结果发送给所述串口通信单元；

所述串口通信单元被配置输出所述时差测量结果。

2. 根据权利要求1所述的装置，其特征在于，所述FPGA时差测量单元包括：第一测量模块、第二测量模块以及时差测量计算模块；

所述第一测量模块和所述第二测量模块均与所述时差测量计算模块连接；

所述第一测量模块被配置为对时钟信号进行计数；

所述第二测量模块被配置为测量一个系统时间之内的延时单元个数；

所述时差测量计算模块被配置为根据所述计数和所述延时单元个数得到所述时差测量结果。

3. 根据权利要求2所述的装置，其特征在于，所述第二测量模块包括：细延迟线模块，编码模块、查找表模块和延迟线自动校准模块；

所述细延迟线模块分别与所述编码模块和所述延迟线自动校准模块连接；所述编码模块与所述查找表模块连接；所述查找表模块分别与所述延迟线自动校准模块和所述时差测量计算模块连接；

所述细延迟线模块被配置为对所述待测信号进行精细延迟测量；

所述编码模块被配置为对所述细延迟线模块的精细延迟测量的数据进行编码；

所述延迟线自动校准模块被配置为校准所述查找表模块中查找表参数。

4. 根据权利要求3所述的装置，其特征在于，所述细延迟线模块包括：抽头延迟线、触发器阵列、编码电路、校准电路以及有限状态机；

所述触发器阵列被配置为在时钟上升沿到来时对所述抽头延迟线中各个抽头的数据进行锁存，记录传播的延迟单元个数；

所述编码电路被配置为将所述触发器阵列中的数据转换为二进制码；

所述校准电路被配置为实时校正所述延迟单元的延迟时间以及所述抽头延迟线的非线性数据；

所述有限状态机被配置为控制所述抽头延迟线、所述触发器阵列、所述编码电路以及所述校准电路。

5. 根据权利要求1所述的装置，其特征在于，所述时钟输入单元被配置为将正弦信号整形滤波为方波信号，将所述方波信号作为所述系统工作时钟。

6. 根据权利要求1所述的装置，其特征在于，所述待测信号的频率范围为1MHz-1kHz。

7. 根据权利要求6所述的装置，其特征在于，所述FPGA时差测量单元被配置为自动匹配所述待测信号的频率。

8. 根据权利要求2所述的装置，其特征在于，所述第一测量模块包括粗延时测量模块；

所述粗延时测量模块被配置为在判断所述待测信号输入时，在所述待测信号的上升沿启动计数器开始计数，在所述系统工作时钟的上升沿停止计数，并将计数值锁存输出。