一种相位和幅值可控的B码装置

技术领域

[0001] 本实用新型涉及B码编解码应用技术领域,更具体地,涉及一种相位和幅值可控的B码装置。

背景技术

[0002] 在B码时间同步应用场景中,由于不同B码装置之间存在布局布线的区别,各节点之间的传输时延存在不确定性,而现有的B码装置采用传统的B码编解码方式,不具有输入延迟补偿功能,装置间无法实现高精度的时间同步。另一方面,由于连接B码装置的线缆长度和传输特性的不同,导致线缆上的信号衰减也不尽相同,如何以合适的相位和幅度在不同B码装置之间建立高效的传输,是目前B码装置应用场景中面临的一大问题。 

实用新型内容

[0003] 本公开的一个目的是提供一种相位和幅值可控的B码装置。

[0004] 根据本公开的第一方面,提供一种相位和幅值可控的B码装置,包括:

依次连接的B码输入单元、FPGA编解码单元以及B码输出单元;

所述B码输入单元被配置为将外部输入的B码信号输入至所述FPGA编解码单元;

所述FPGA编解码单元被配置为对所述B码信号进行编解码,得到不同幅度的正弦波数据;

所述B码输入单元被配置为输出所述不同幅度的B码信号数据。

[0005] 可选地,所述B码输入单元包括:B码交流码输入单元;

所述B码交流码输入单元包括变压器平衡输入模块,数字可调节运放,比较器和ADC模数转换芯片;所述变压器平衡输入模块与所述数字可调节运放连接,所述数字可调节运放分别所述比较器和所述ADC模塑转换芯片连接,所述比较器与所述FPGA编解码单元连接,所述ADC模数转换芯片与所述FPGA编解码单元连接。

[0006] 可选地,所述B码输入单元还包括:B码直流码输入单元;

所述B码直流码输入单元包括光电隔离输入模块和驱动接口电路;所述光电隔离输入模块与所述驱动接口电路连接,所述驱动接口电路与所述FPGA编解码单元连接。

[0007] 可选地,所述FPGA编解码单元包括解码单元;

所述解码单元包括1kHz时钟恢复模块,信号采集模块,幅值检测模块、DC码恢复模块和DC解码模块;所述1kHz时钟恢复模块被配置为提取所述B码交流码1kHz载波提取;所述信号采集模块和所述幅值检测模块被配置为控制B码交流码幅值的增益;所述DC码恢复模块被配置为将数字B码交流码转换为直流码;所述DC解码模块被配置为对所述直流码进行解码处理。

[0008] 可选地,所述FPGA编解码单元还包括编码单元;

所述编码单元包括直流码检测模块,正弦码表提取模块,幅度控制模块,正弦信号输出门口,DC编码模块和SPI接口驱动模块;

所述直流码检测模块被配置为检测解码后的直流码;所述DC编码模块被配置为对所述直流码进行编码;所述正弦码表提取模块和所述幅度控制模块被配置为根据编码后的直流码输出不同幅度的正弦波数据;所述SPI接口驱动模块被配置为控制所述B码输出单元输出B码信号。

[0009] 可选地,所述B码输出单元包括:B码交流码输出单元;

所述B码交流码输出单元包括依次连接的DAC数模转换芯片,运算放大器以及变压器平衡输出模块;

所述DAC数模转换芯片被配置为对输出的B码交流码信号进行数模转换;所述运算法大器被配置为放大所述B码交流码信号,所述变压器平衡输出模块被配置为输出放大后的所述B码交流码信号。

[0010] 可选地,所述B码输出单元还包括:B码直流码输出单元;

所述B码直流码输出单元包括相连的驱动接口电路和光电隔离输出模块;

所述驱动接口电路被配置为对输出的B码直流码信号进行电平转换处理,所述光电隔离输出模块被配置为输出完成电平转换的B码直流码信号。

[0011] 可选地,所述驱动接口电路为RS422驱动接口电路。

[0012] 可选地,所述B码交流码信号的幅度范围为0.5V~12V;调制比范围为2:1~6:1。

[0013] 可选地,所述B码交流码的解码精度为10us,所述B码直流码的解码精度为5ns。

[0014] 根据本公开的一个实施例,设置有依次连接的B码输入单元、FPGA编解码单元以及B码输出单元;所述B码输入单元被配置为将外部输入的B码信号输入至所述FPGA编解码单元;所述FPGA编解码单元被配置为对所述B码信号进行编解码,得到不同幅度的正弦波数据;所述B码输入单元被配置为输出所述不同幅度的B码信号数据。实现了B码输入输出相位可调,输入输出信号幅度软件可控,基于FPGA的架构可方便进行模块移植和集成,该模块操作简单,成本低,精度高,可方便的替换原有B码节点,节约了人力及时间。

[0015] 通过以下参照附图对本实用新型的示例性实施例的详细描述,本实用新型的其它特征及其优点将会变得清楚。

附图说明

[0016] 构成说明书的一部分的附图描述了本实用新型的实施例,并且连同说明书一起用于解释本实用新型的原理。

[0017] 图1为本实用新型的相位和幅值可控的B码装置的原理框图。

[0018] 图2为本实用新型的B码输入电路图。

[0019] 图3为本实用新型的B码输出电路图。

[0020] 图4为本实用新型的B码编码原理框图。

[0021] 图5为本实用新型的B码解码原理框图。

具体实施方式

[0022] 现在将参照附图来详细描述本实用新型的各种示例性实施例。应注意到:除非另外具体说明,否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本实用新型的范围。

[0023] 以下对至少一个示例性实施例的描述实际上仅仅是说明性的,决不作为对本实用新型及其应用或使用的任何限制。

[0024] 对于相关领域普通技术人员已知的技术和设备可能不作详细讨论,但在适当情况下,所述技术和设备应当被视为说明书的一部分。

[0025] 在这里示出和讨论的所有例子中,任何具体值应被解释为仅仅是示例性的,而不是作为限制。因此,示例性实施例的其它例子可以具有不同的值。

[0026] 应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步讨论。

[0027] 本实用新型提供一种相位和幅值可控的B码装置,包括:依次连接的B码输入单元、FPGA编解码单元以及B码输出单元;所述B码输入单元被配置为将外部输入的B码信号输入至所述FPGA编解码单元;所述FPGA编解码单元被配置为对所述B码信号进行编解码,得到不同幅度的正弦波数据;所述B码输入单元被配置为输出所述不同幅度的B码信号数据。

[0028] 如图1所示,本实施例中,所述B码输入单元包括:B码交流码输入单元;所述B码交流码输入单元包括变压器平衡输入模块,数字可调节运放,比较器和ADC模数转换芯片;所述变压器平衡输入模块与所述数字可调节运放连接,所述数字可调节运放分别所述比较器和所述ADC模塑转换芯片连接,所述比较器与所述FPGA编解码单元连接,所述ADC模数转换芯片与所述FPGA编解码单元连接。

[0029] 所述B码输入单元还包括:B码直流码输入单元;所述B码直流码输入单元包括光电隔离输入模块和驱动接口电路;所述光电隔离输入模块与所述驱动接口电路连接,所述驱动接口电路与所述FPGA编解码单元连接。

[0030] 具体的,B码交流码输入单元将外部输入的B码交流码通过变压器平衡输入模块输入至数字可调节运放,数字可调节运放输出至比较器及ADC模数转换芯片,比较器经过过零检测输出1KHz时钟给FPGA编解码单元,同时ADC模数转换芯片采样输出的数字化B码交流码至FPGA编解码单元进行处理。B码直流码输入单元经过光电隔离器输入模块输入至驱动接口电路,经过电平转换处理后送入FPGA编解码单元进行解码。其中,所述驱动接口电路例如是RS422驱动接口电路。

[0031] 在本实施例中,所述FPGA编解码单元包括解码单元;所述解码单元包括1kHz时钟恢复模块,信号采集模块,幅值检测模块、DC码恢复模块和DC解码模块;所述1kHz时钟恢复模块被配置为提取所述B码交流码1kHz载波提取;所述信号采集模块和所述幅值检测模块被配置为控制B码交流码幅值的增益;所述DC码恢复模块被配置为将数字B码交流码转换为直流码;所述DC解码模块被配置为对所述直流码进行解码处理。

[0032] 所述FPGA编解码单元还包括编码单元;所述编码单元包括直流码检测模块,正弦码表提取模块,幅度控制模块,正弦信号输出门口,DC编码模块和SPI接口驱动模块;所述直流码检测模块被配置为检测解码后的直流码;所述DC编码模块被配置为对所述直流码进行编码;所述正弦码表提取模块和所述幅度控制模块被配置为根据编码后的直流码输出不同幅度的正弦波数据;所述SPI接口驱动模块被配置为控制所述B码输出单元输出B码信号。

[0033] 实际应用中,所述B码交流码的解码精度为10us,所述B码直流码的解码精度为5ns。

[0034] 在本实施例中,所述B码输出单元包括:B码交流码输出单元;所述B码交流码输出单元包括依次连接的DAC数模转换芯片,运算放大器以及变压器平衡输出模块;所述DAC数模转换芯片被配置为对输出的B码交流码信号进行数模转换;所述运算法大器被配置为放大所述B码交流码信号,所述变压器平衡输出模块被配置为输出放大后的所述B码交流码信号。其中,所述B码交流码信号的幅度范围为0.5V~12V;调制比范围为2:1~6:1。

[0035] 所述B码输出单元还包括:B码直流码输出单元;所述B码直流码输出单元包括相连的驱动接口电路和光电隔离输出模块;所述驱动接口电路被配置为对输出的B码直流码信号进行电平转换处理,所述光电隔离输出模块被配置为输出完成电平转换的B码直流码信号。其中,所述驱动接口电路为RS422驱动接口电路。

[0036] 在一个例子中,如图2和图3所示,所述B码交流码输入单元通过变压器平衡输入模块输出至运放AD8538,FPGA编解码单元控制AD5272输出参考电压,然后经过运放电路将增益控制后的交流B码一分为二,AD7466完成B码交流码的模数转换,通过IIC接口送入FPAG。另一路运放输出至电压比较器用以恢复1kHz载波。

[0037] FPGA编解码单元将数字化的B码数据通过SPI接口传递给数模转换芯片AD5721,完成模数转换后的信号送入运算放大器,最终通过运放AD823和变压器HR28423进行平衡输出。

[0038] 如图4和图5所示,本实用新型的B码编码原理说明如下:B码编码模块主要由IRIG-B编码模块、脉冲处理模块、时间提取/预进位处理模块以及脉冲处理模块组成。其中IRIG-B编码模块是核心部分,它以秒脉冲的上升沿作为B码的帧起始,由脉冲处理模块产生100PPS脉冲信号,通过IRIG-B编码模块产生出B码的三种基本编码形式。用高电平宽度为2ms表示逻辑“0”;用高电平宽度为5ms的脉冲表示逻辑“1”;用高电平宽度为8ms低电平宽度为2ms的脉冲表示位置识别标志码元。最后按照时间输入信息产生对应时间的B码直流码以及1PPS的秒脉冲,从而形成直流B码。且在本实施例中,所述装置还具有B码输入解码相位补偿功能,可选地,补偿精度可以为5ns。

[0039] 在FPGA编解码单元内部采用1kHz时钟对B码进行采样,采样后提取码元边沿脉冲,并根据采集的脉冲宽度进行计数,通过边沿脉冲和宽度计数值便可获得B码各码位的码元值,根据B码的格式要求,帧头提取模块首先找出两个相邻8ms宽度的码元,然后将后一个8ms宽度的码元的上升沿作位B码的帧起始点,通过该点便可恢复出B码中隐含的秒脉冲信号。最后,时间信息提取模块根据恢复的秒脉冲以及码元值,结合B码的格式将其代表的数字存到与其对应的寄存器中,在一帧数据的有效位提取完之后,将寄存器中的值按照对应的位置转换为8421BCD时间信息,从而完成B码的解码功能。

[0040] 虽然已经通过示例对本实用新型的一些特定实施例进行了详细说明,但是本领域的技术人员应该理解,以上示例仅是为了进行说明,而不是为了限制本实用新型的范围。本领域的技术人员应该理解,可在不脱离本实用新型的范围和精神的情况下,对以上实施例进行修改。本实用新型的范围由所附权利要求来限定。